1_s

523: Socket774 2017/07/05(水) 19:47:43.83 ID:HN05wjZp.net
ムーアの法則を打ち破るNVIDIA GPUの次の一手は“1パッケージでマルチGPU”

http://pc.watch.impress.co.jp/docs/news/1068970.html
NVIDIAのMCM-GPU(Multi-Chip-Module GPU)技術だ。
大きいダイサイズのGPUを作る代わりに、小さいGPUを作り、1つのサブストレート上に複数個集積する。
パッケージのサイズは大きくなってしまうが、コストを抑えられ、シンプルに性能向上が図れる。
引用元:http://anago.2ch.sc/test/read.cgi/jisaku/1498879783/

524: Socket774 2017/07/05(水) 20:30:33.76 ID:atkLyI/B.net
>>523
なんかどこかでみた構図ですね・・・

525: Socket774 2017/07/05(水) 20:31:35.69 ID:pegZkWZF.net
>>523
消費電力とTDPとパッケージサイズ完全無視で笑えるな
そしてEPYCのパクリにしか見えない

18_s

現実的にはこういう形の実装になるだろう

5ji7tIj

533: Socket774 2017/07/05(水) 21:19:18.65 ID:csvc6SJw.net
>>525
 
250px-Power5

こうやろ

526: Socket774 2017/07/05(水) 20:32:34.81 ID:GGPeMvfu.net
その路線に入るとGPUまでIFで繋げられるzen+vega/naviに瞬殺されそうな気がしますが

527: Socket774 2017/07/05(水) 20:34:56.17 ID:pegZkWZF.net
ProDuoとEPYCみて羨ましかったんだろうな
すぐにでも実現できるAMDと、論文出したばかりのNvidia
開発力の差がヤバイ

537: Socket774 2017/07/05(水) 21:43:07.24 ID:aMdZZqCN.net
>>527
nvidiaにも開発力はあるぞっと
AMDが四苦八苦して試行錯誤の末に編み出したものを
「あ、こうすればいいのか」てパクもといインスパイアして
出来るとわかってる事に全力投球することで効率的に進めてるだけよ

528: Socket774 2017/07/05(水) 20:35:48.71 ID:oiwGVLHq.net
容赦なくパクってくるNvidia
グリスにこだわるintel

529: Socket774 2017/07/05(水) 20:37:57.74 ID:2R93gukL.net
HBMのときみたいに、
革ジャンのあの人が自分の手柄のように発表する姿がまた見られるのだろう

530: Socket774 2017/07/05(水) 20:45:45.56 ID:sQ+074J7.net
方式としてはインターポーザ説が有力でそんなに目新しい技術でもないとは思われる
うまくいくかはわからないが単純明快ではあるな

532: Socket774 2017/07/05(水) 21:09:07.48 ID:pegZkWZF.net
今のところインターポーザーの実装限界は1700mm2らしい
Volta V100が1600mm2でほぼ限界とのこと
GPUモジュール毎にインターポーザーという話なら、それはもうMCMとは言え無いんじゃないだろうか
ただのマルチGPUになるだろう、ProDuoみたいに

何をどう考察しても残念な結果にしかならないお粗末な論文と言える


引用元:http://anago.2ch.sc/test/read.cgi/jisaku/1498648811/

360: Socket774 2017/07/05(水) 01:41:28.69 ID:4n0VpH8L.net
パッケージレベルでなければNVIDIAはすでにTeslaのNVLINKで達成してるよねそれ?
AMDのVEGAはそもそも外部にInfinityFabricが生えてるかどうかも未確定だし
Naviでロードマップにスケーラビリティを謳うぐらいだからたぶん次なんだろう

363: Socket774 2017/07/05(水) 01:57:09.01 ID:F8Km41w8.net
>>360
TitanVがSLIコネクタじゃなくてNVLinkコネクタだったのはテストヘッドなんかな

364: Socket774 2017/07/05(水) 03:24:23.32 ID:0CRPB+E2.net
358はソフトウェアレベルで処理を調停するマルチGPUとは違い
システムレベルでシングルGPUとして機能するのがポイント

別チップのスタックメモリへのアクセス帯域が重要で
CPUの場合はEPYCのIFで問題無いがGPUの広帯域メモリの場合には
チップ間にも2.5D系のワイドインターフェースが欲しい

365: Socket774 2017/07/05(水) 03:34:11.88 ID:qHlFDwxP.net
>>364
マルチGPUコアの処理が、ハードだろうがソフトウェアレベルだろうが、
ユーザーとして重要なのは、開発しやすさや、性能・コスパ・ワッパじゃん

ハードでやったからと言って、ユーザーから見て意味のある技術なのかどうかが重要では?

366: Socket774 2017/07/05(水) 03:42:48.84 ID:0CRPB+E2.net
マルチGPUだとそれぞれのチップに重複してリソースを持つ必要があり明示的に処理を分けるので
コスト的にも処理的にも大きなオーバーヘッドがある

ある意味で完全なシングルGPUを複数ダイを組み合わせて作ることで
シングルダイの限界を超えた絶対性能、コストパフォーマンスを実現するための皮算用が358
EPYCのGPU版だが各部の帯域が膨大になる部分で技術障壁がある

384: Socket774 2017/07/05(水) 12:49:50.29 ID:pegZkWZF.net
X方向に接続してないゴミじゃねーか
それとGPUとメモリの合計面積どうなるんだコレ
あとTDPとか
ついでにいうとEPYCのパクリだな
EPYC見て急遽でっち上げた計画にしか見えん

つまりはまあ、実現不可能な妄想のお花畑でしか無い

385: Socket774 2017/07/05(水) 13:13:37.09 ID:pegZkWZF.net
NVIDIAの巨大GPUを支えるTSMCのインタポーザ技術
http://pc.watch.impress.co.jp/docs/column/kaigai/1064109.html
>Volta GV100では、GPUダイを815平方mmに拡大し、HBM2を4スタック使った。
>この構成では、インタポーザサイズが1,600平方mm前後必要になると見られる。
>つまり、Voltaは、GPUダイがマスクの限界であると同時に、インタポーザもCoWoS2の限界となっている。
>二重に限界まで使っているのがVoltaだ。
Voltaの時点で実装限界に達しているという

ちなみにHBM2は1個あたり約80mm2

図の通りのものを作るとしたら、GPUは150mm2x4個、HBM2x8個が限界かな
それで合計が1240mm2で、放熱のための隙間に400mm2位かな
これで300Wとすると、GPU1個あたりは75Wになる
GPU一個あたりの性能はx60どころかx50レベルになるかな

意味あるのかコレ?

386: Socket774 2017/07/05(水) 13:25:42.15 ID:QH6nUkDw.net
googleのTPUボードみたいなのをモジュールにするだけだろ

388: Socket774 2017/07/05(水) 14:06:08.78 ID:pegZkWZF.net
>>386
GPMやSMsとかGPU関連の名称使って説明してるからそれはないな
ぼくがかんがえたさいきょうのGPUより酷い妄想の産物
コレを論文で発表とか正気を疑うレベル
仮に大規模MCMが可能だとすると、EPYC、APU、dGPUを擁するAMDがあらゆる市場向けにヘテロジニアス構成のMCMボードを展開して支配することになるだけ

390: Socket774 2017/07/05(水) 14:27:22.74 ID:kgH3PcKo.net
二つを統合させて合わせたものならDirrctXのパイプラインの再編成が必要になるだろ
単なる仮想メモリならGCNの時点で使えるが
HBCCみたいなキャッシュアルゴリズムによるトラフィックの分散やらの制御まで行う
高機能なMMUは想定されていない

391: Socket774 2017/07/05(水) 16:22:55.99 ID:br+Ba4c4.net
設計とか思想とかどうでもいいです
NVIDIAの競合品より速くて低電力ならいいんです、なぜたったそれだけのものが出せないんだ?